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Table B-1 · Synthesis Timing Constraints (Continued)
Frequency
PCI Specification (ns)
Synplicity Constraints (ns)
(MHz)
Ports
Setup Clock to Output Period Input Delay Output Delay
66
AD
3
6
15
12
9
CBEN
DEVSELN
FRAMEN
IRDYN
TRDYN
PAR
PERRN
SERRN
STOPN
TRDYN
PAR64
ACK64N
REQ64N
IDSEL
GNTN
INTAN
5
6
10
9
REQN
Note: Actel recommends that you NOT use the PALACE? physical synthesis tool with CorePCIF. Using PALACE
may undo critical buffering and logic structures required to meet the PCI setup timing requirements.
138
v4.0
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